關(guān)于DDR4的繞等長(zhǎng)，您想知道的這本書上都有
發(fā)布時(shí)間：2022-09-24 11:06
作者：一博科技高速先生成員 肖勇超
對(duì)于DDR4的設(shè)計(jì)，相信攻城獅們經(jīng)歷過萬千項(xiàng)目的歷練，肯定是很得心應(yīng)手，應(yīng)該已經(jīng)有自己的獨(dú)門技巧了。比如選擇合適的拓?fù)浣Y(jié)構(gòu)，信號(hào)同組同層，容性負(fù)載補(bǔ)償，加上拉電阻等等。但是對(duì)于時(shí)序方面的控制，理論上只有一個(gè)辦法——繞等長(zhǎng)，速率越高的DDR4，等長(zhǎng)控制越嚴(yán)格，從±100mil，到±50mil，甚至±5mil……
一個(gè)平平無奇的日子，網(wǎng)紅芬?guī)е潞献鞯目蛻繇?xiàng)目經(jīng)理李工來找我，客戶對(duì)我們做某FPGA DDR4設(shè)計(jì)要求有疑問，說我給的等長(zhǎng)規(guī)則不對(duì)，為啥要按時(shí)間設(shè)置等長(zhǎng)，以及他看到規(guī)則管理器的長(zhǎng)度差很大，其中時(shí)鐘和地址信號(hào)長(zhǎng)度明顯超過了手冊(cè)spec要求，以前用P軟件設(shè)計(jì)從來沒有出現(xiàn)這樣的問題。緊接著李工急促說道：“我們?cè)O(shè)計(jì)的DDR4項(xiàng)目本來就運(yùn)行不到2400Mbps，找你們debug優(yōu)化設(shè)計(jì)，就是信任你們的品牌，你們這樣做設(shè)計(jì)讓我感覺很不專業(yè)，我們項(xiàng)目很重要……”
對(duì)于李工個(gè)中艱辛自不必多說，我們相當(dāng)明白他的痛點(diǎn)。我問道：“李工你們對(duì)于DDR4換層過孔的補(bǔ)償在P軟件是如何考量的？pin delay是怎樣設(shè)置的？表層布線和內(nèi)層布線長(zhǎng)度一樣，就是時(shí)序一樣了嗎？”李工當(dāng)場(chǎng)就愣住了！
高速先生以前說過，等長(zhǎng)從來都不是目的，DDRx系統(tǒng)要求的是等時(shí)，除了差分對(duì)內(nèi)的等時(shí)是為了相位之外，絕大多數(shù)的等時(shí)都是為了時(shí)序！現(xiàn)在流行重要的事情說三遍：等時(shí)，等時(shí)，等時(shí)！那如何保證我們的DDR4 PCB設(shè)計(jì)是等時(shí)的呢？大致可以按照下面的操作步驟來。
做等長(zhǎng)第一步是要設(shè)置準(zhǔn)確的層疊參數(shù)，介質(zhì)厚度和Dk。在設(shè)計(jì)過程中我們需要將設(shè)計(jì)層疊發(fā)送給板廠做加工層疊確認(rèn)和備料。加工備料層疊如下圖所示：
根據(jù)備料層疊按照材料手冊(cè)來設(shè)置相關(guān)的介質(zhì)厚度和Dk/Df參數(shù)：
點(diǎn)擊Setup菜單欄下方-Materials，即可以打開allegro自帶的材料參數(shù)表，由于我們使用M6-G材料需要自定義增加相關(guān)材料參數(shù)，選中表格點(diǎn)擊右鍵即可增加自定義的材料參數(shù)。
設(shè)置好材料參數(shù)之后，就可以打開層疊將相關(guān)參數(shù)設(shè)置好，這樣我們對(duì)于層疊部分的設(shè)置就基本完成了，如下所示：
說了這么多我們是不是該結(jié)束了？不要太年輕，我們還要開Z軸延時(shí)，一般人我還不輕易告訴他。
按照上面的操作來做等長(zhǎng)是不是可以更準(zhǔn)一點(diǎn)，給DDR4系統(tǒng)留取更多的裕量呢？由于李工的項(xiàng)目最根本原因不是等長(zhǎng)，而是由于他使用了多顆粒雙die DDR4表底貼設(shè)計(jì)，阻抗和拓?fù)浣Y(jié)構(gòu)優(yōu)化不到位導(dǎo)致（這種設(shè)計(jì)在我司的定位難度級(jí)別最高），為了讓他安心，我們直接仿真對(duì)比了他原始設(shè)計(jì)版本和經(jīng)過網(wǎng)紅芬優(yōu)化設(shè)計(jì)后版本的近端顆粒的眼圖，如下所示：
看到仿真驗(yàn)證數(shù)據(jù)，李工終于面露笑容，后續(xù)正常加工制造了，兩個(gè)月后我問李工測(cè)試如何，他說一切正常。
