DDR5這么快，為啥還能那么穩(wěn)？
發(fā)布時(shí)間：2023-06-28 08:41
高速先生成員--姜杰
大家都在關(guān)注DDR5跑的有多快，高速先生卻在關(guān)心它為什么能夠跑的穩(wěn)……
內(nèi)存的穩(wěn)定性，離不開RAS功能。提起RAS，熟悉DDR的小伙伴們一定記得行地址選通信號(hào)（Row Address Strobe, RAS），不過這個(gè)信號(hào)跟本文沒啥關(guān)系，為了避免大家概念混淆，先說(shuō)明一哈。
言歸正傳，今天要介紹的是另外一個(gè)RAS（Reliability，Availability and Serviceability），即可靠性、可用性和可維護(hù)性的簡(jiǎn)稱。RAS功能一方面可以通過調(diào)整信號(hào)規(guī)避風(fēng)險(xiǎn)，另一方面，在發(fā)生錯(cuò)誤時(shí)及時(shí)發(fā)現(xiàn)并進(jìn)行修正，以延長(zhǎng)系統(tǒng)正常運(yùn)行的時(shí)間，通俗點(diǎn)說(shuō)，就是沒事不找事，有事不怕事，當(dāng)然了，這么通透的功能不是某一項(xiàng)技術(shù)就能搞掂的，RAS功能通常是一組技術(shù)的合稱，DDR5能穩(wěn)住，RAS功能功不可沒。閑言少敘，一起上車吧。
【提升1】片上ECC (On-Die Error Correction Code)
隨著DDR5信號(hào)速率的增加和芯片生產(chǎn)工藝難度的加大，DRAM內(nèi)存出現(xiàn)單位錯(cuò)誤的風(fēng)險(xiǎn)也隨之增加，為進(jìn)一步改善內(nèi)存信道，糾正DRAM芯片中可能出現(xiàn)的位錯(cuò)誤，DDR5引入了片上ECC技術(shù)，將ECC集成到DDR5芯片內(nèi)部，提高可靠性并降低風(fēng)險(xiǎn)，同時(shí)還能降低缺陷率。
看到這里，高速先生似乎已經(jīng)能猜到大家最關(guān)心的問題了：片上ECC的使用是否意味著可以不用單獨(dú)的ECC顆粒了？很遺憾，答案是否定的，因?yàn)镺n-Die ECC無(wú)法糾正芯片外或者模塊與內(nèi)存控制器之間的DDR通道中的錯(cuò)誤，因此，之前常用的邊帶（Side-band）ECC顆粒在必要的情況下還是要保留的。
【提升2】占空比調(diào)節(jié)器 (DCA，Duty Cycle Adjuster)
占空比調(diào)節(jié)器（DCA）支持主控通過調(diào)節(jié)DDR5內(nèi)部占空比，在一定的范圍內(nèi)補(bǔ)償數(shù)據(jù)選通信號(hào)（DQS）和數(shù)據(jù)信號(hào)（DQ）的占空比失真，該功能通過調(diào)整DQ和DQS信號(hào)的占空比，鞏固了讀取數(shù)據(jù)的穩(wěn)定性。
【提升3】DQS內(nèi)部延遲監(jiān)控(DQS Interval Oscillator)
隨著DDR DIE上的電壓和溫度變化，DQS時(shí)鐘樹延遲將發(fā)生偏移，可能需要重新訓(xùn)練（re-train）。DDR5包括一個(gè)內(nèi)部DQS時(shí)鐘樹振蕩器，用于測(cè)量由主控確定的給定時(shí)間間隔內(nèi)的延遲量。DQS振蕩器為主控提供是否需要重新訓(xùn)練，以及潛在誤差大小等重要信息。主控可以使用此功能定期重新訓(xùn)練通道，以補(bǔ)償DRAM中電壓和溫度變化引起的延遲。
【提升4】數(shù)據(jù)讀寫的循環(huán)冗余校驗(yàn) (CRC, Cyclic Redundancy Check)
循環(huán)冗余校驗(yàn)是數(shù)據(jù)通信領(lǐng)域中一種常見的查錯(cuò)校驗(yàn)技術(shù)。其基本原理是：將固定數(shù)量的校驗(yàn)位附加在需要傳輸?shù)臄?shù)據(jù)后面，發(fā)送端對(duì)校驗(yàn)位進(jìn)行特定的運(yùn)算并發(fā)送，接收端在接收數(shù)據(jù)后對(duì)校驗(yàn)位進(jìn)行運(yùn)算以檢查是否出錯(cuò)。CRC保證了數(shù)據(jù)傳輸?shù)恼_性。
DDR4僅支持?jǐn)?shù)據(jù)寫操作的CRC，DDR5則將CRC功能擴(kuò)展到數(shù)據(jù)的讀操作，進(jìn)一步保證了數(shù)據(jù)傳輸?shù)目煽啃浴?/p>
【提升5】數(shù)據(jù)的反饋判決均衡 (DFE)
對(duì)于數(shù)據(jù)信號(hào)，隨著速率的進(jìn)一步提升，DDR5采用了之前在高速串行信號(hào)中才會(huì)使用的反饋判決均衡技術(shù)（DFE），以減少信號(hào)衰減和碼間干擾（ISI）的負(fù)面影響，增加了信號(hào)眼圖的優(yōu)化手段，為數(shù)據(jù)信號(hào)的高速傳輸提供了保障。
關(guān)于DDR5數(shù)據(jù)信號(hào)的DFE功能，高速先生之前有專門寫過一篇文章進(jìn)行介紹，這里就不再贅述。
篇幅所限，本文對(duì)DDR5的RAS功能簡(jiǎn)介就到這里，正是由于多種RAS新功能的加持，才一定程度上保證了DDR5提速后的穩(wěn)定性。
